Master-Seminar - Hochleistungsrechner: Aktuelle Trends und Entwicklungen

 

Die Vorbesprechung findet am 30.6.16, 14:30 im Seminarraum 01.06.020 statt.

(This seminar will be held in German)

Anmeldung

Die Anmeldung findet zentral über das "Matching-Tool" statt.

Dieses Seminar findet extern auf Frauenchiemsee statt. Ein Teil der Ausgaben wird von der TUM übernommen, sodass mit einem Eigenanteil für Studenten in Höhe von 50 Euro zu rechnen ist. Für die frühzeitige Buchung sammeln wir ein Pfand von 30,- Euro von den Teilnehmern ein (Rückerstattung nur bei frühzeitigem Rücktritt von der Teilnahme vor Oktober).

Termine

  • Einführungsveranstaltung: Donnerstag, 20. Oktober um 14:15 Uhr, LMU Amalienstr. 73A, München, Raum 112 (Folien siehe unten bei Materialien)
  • Vortrag zu Präsentations- und Arbeitstechniken: Donnerstag, 27. Oktober um 15:15 Uhr, TUM FMI, Garching, Raum 01.06.020
  • Abgabe der Gliederung (per Email): So. 6. November 2016
  • Abgabe erste Version der Seminararbeit (= aus Sicht des Autors komplett, Basis für "Peer-Review"), per EMail: So. 18. Dezember 2016
  • Abgabe/Zusendung gegenseitiger Gutachten (per EMail): 17.1.17
  • Abgabe Finale Seminararbeit: So. 29. Januar 2017
  • Abgabe Präsentationsfolien: So. 29. Januar 2017
  • Blockseminar: Mi/Do 1./2. Februar 2017 auf Frauenchiemsee

Themenzuteilung

Das Seminar wird zusammen mit der LMU veranstaltet. Dies ist nur die Liste der an TUM-Teilnehmer vergebenen Themen (Betreuer am Ende jeder Zeile angegeben):

  • M.D. : Verbindungsstrukturen (Intel UPI/NVLink/EXTOLL) (Marcel Meyer)
  • F.M. : Adapteva Parallela (Josef Weidendorfer)
  • J.O. : Manycore (KNL) (Carsten Trinitis)
  • K.P. : FGPA für HPC (Carsten Trinitis)
  • M.R. : CPU/GPU-Kombination (APU) (Tilman Küstner)
  • S.T. : Neuro-Chips (IBM TrueNorth) (Tilman Küstner)

Materialien

Inhalte

Hochleistungsrechnen (High Performance Computing - HPC) stellt extreme Anforderungen an Rechner-Hardware. Da wegen der Größe der Systeme jeder kleine Vorteil bzgl. Leistung und Energieeffizienz Auswirkungen auf die Kosten hat, werden neue Innovationen in der Computer-Hardware hier besonders schnell übernommen. Dabei geht es dann immer auch um die Frage, wie Programmierer neue Funktionalitäten möglichst einfach durch geeignete Programmiermodelle nutzen können.

In diesem Seminar werden aktuelle Trends und Entwicklungen bei HPC-Systemen vorgestellt, v.a. in Bezug auf neue Techniken und Funktionalität in der Hardware. Aktuelle Beispiele sind die Beschleuniger wie Graphikkarten und Manycore-Prozessoren, aber auch neuartige Speicher- und Netzwerktechniken. 

Themen:

  • Neue Hochgeschwindigkeitsnetze (z.B. EXTOLL)
  • Aktuelle knoteninterne Verbindungsstrukturen (Intel UPI/NVLink)
  • Micron Automata
  • Adapteva Parallela
  • Intel Xeon Phi (KNL) and Programming
  • FPGA für HPC
  • Speichertechnologien (NVRAM, 3D Stacking)
  • CPU/GPU-Kombination (AMD APUs)
  • Neuro-Chips (z.B. IBM TrueNorth)
  • Quantencomputer (z.B. DWave)
  • Aktuelle GPU-Generationen (NVidia Pascal, AMD Polaris)
  • MPI-Erweiterungen zu Fehlertoleranz
  • Task-basierte Programmiermodelle (Legion, Charm++)
  • Neue OS-Konzepte für HPC gegen Jitter/Noise

Organisatorische Informationen

Das Seminar wird als Blockseminar (2 Tage) Mitte Januar abgehalten, ähnlich wie eine wissenschaftliche Konferenz.

Die Teilnehmer erstellen im Vorlauf eine Ausarbeitung zu ihrem Thema, welches Anfang Dezember in einem "Peer-Review"-Verfahren neben dem Thema-Betreuer auch von zwei anderen Teilnehmern gegengelesen wird und in finaler Version Anfang Januar an alle Teilnehmer verteilt wird. Die Ausarbeitung in zweispaltigem Latex-Format (vorgegeben) sollte 8 - 10 Seiten lang sein.

Vortragslänge im Blockseminar ist 25 Minuten. Die Bewertung basiert jeweils zur Hälfte auf Ausarbeitung und Vortrag. Einhalten von Terminen und aktive Teilnahme am "Peer-Review" und im Blockseminar wird erwartet und kann sich sowohl positiv als auch negativ auf die Endnote auswirken. Sind Ausarbeitung oder Vortrag ungenügend, bedeutet das ein Nichtbestehen des Seminars.